Serwis Infona wykorzystuje pliki cookies (ciasteczka). Są to wartości tekstowe, zapamiętywane przez przeglądarkę na urządzeniu użytkownika. Nasz serwis ma dostęp do tych wartości oraz wykorzystuje je do zapamiętania danych dotyczących użytkownika, takich jak np. ustawienia (typu widok ekranu, wybór języka interfejsu), zapamiętanie zalogowania. Korzystanie z serwisu Infona oznacza zgodę na zapis informacji i ich wykorzystanie dla celów korzytania z serwisu. Więcej informacji można znaleźć w Polityce prywatności oraz Regulaminie serwisu. Zamknięcie tego okienka potwierdza zapoznanie się z informacją o plikach cookies, akceptację polityki prywatności i regulaminu oraz sposobu wykorzystywania plików cookies w serwisie. Możesz zmienić ustawienia obsługi cookies w swojej przeglądarce.
The standard ESD protection schemes are not very reliable for negative charge pump used in Class G Power Amplifiers. This work presents a novel ESD protection scheme using internal charge pump switches as ESD clamps. TLP measurements show that elevated level of ESD protection can be achieved with this scheme.
A new EDA tool suite is presented for layout verification of ESD protection networks. It uses novel methodologies to accurately analyze interconnect resistance and current density, enabling quick identification of ESD weak areas at chip, block and detailed cell levels. The suite also includes a precision capacitance extraction tool.
This paper presents an on-chip protection against IEC 61000–4–2 level discharges for Audio power amplifiers. It is shown that robust system level ESD protection can be achieved using on-chip circuits. A testing methodology to check design robustness at various phases of the design is also presented.
There are no standards for establishing equipment capability to handle devices of known ESD sensitivity. Prior papers established that voltages on components correlate to CDM test voltages. But current in the discharge damages devices, not the voltage. This paper describes a procedure and test fixture for discharge current measurements in equipment to compare with discharges of CDM testing.
This work presents a computationally efficient methodology to predict the peak CDM discharge current for a given pre-charge voltage. The methodology is applied to a variety of IC components in different types of packages; the peak current values obtained from simulations agree well with those obtained from FICDM measurements.
Increasing complexity of product leads to a higher demand for ESD verification automation. ESD verification is challenging as it is being performed using multiple complementary methodologies as ESD failure is caused due to multiple design flaws. The successful demonstration of challenges addressed during this verification for topology checks resulting with uncritical violation auto-waived is discussed...
Podaj zakres dat dla filtrowania wyświetlonych wyników. Możesz podać datę początkową, końcową lub obie daty. Daty możesz wpisać ręcznie lub wybrać za pomocą kalendarza.