Serwis Infona wykorzystuje pliki cookies (ciasteczka). Są to wartości tekstowe, zapamiętywane przez przeglądarkę na urządzeniu użytkownika. Nasz serwis ma dostęp do tych wartości oraz wykorzystuje je do zapamiętania danych dotyczących użytkownika, takich jak np. ustawienia (typu widok ekranu, wybór języka interfejsu), zapamiętanie zalogowania. Korzystanie z serwisu Infona oznacza zgodę na zapis informacji i ich wykorzystanie dla celów korzytania z serwisu. Więcej informacji można znaleźć w Polityce prywatności oraz Regulaminie serwisu. Zamknięcie tego okienka potwierdza zapoznanie się z informacją o plikach cookies, akceptację polityki prywatności i regulaminu oraz sposobu wykorzystywania plików cookies w serwisie. Możesz zmienić ustawienia obsługi cookies w swojej przeglądarce.
This contribution summarizes the latest Technical Report of the ANSI/ESDA Working Group 5.4 Transient Latch-up (TLU). 18 case studies are described and classified with respect to occurrence of the TLU, trigger, and sensitivity to static latch-up tests. Based on the classification, next steps towards a TLU test methodology are discussed.
In this paper the ESD robustness of Current-Mode-Logic (CML) drivers with various gate bias configurations is first investigated to find an optimized bias condition. Circuit simulations with integrated ESD shell models are also performed to compare with the experimental data. Based on the experimental and simulation results, an internal ESD network is then proposed to bias the gates of transistors...
Due to downscaling of technology and increase of package size, a reduction in economically achievable CDM robustness of ICs is predicted. The workshop addresses the options and the status of CDM control in manufacturing and testing environments. The necessity of developing more advanced CDM control methods will be discussed. Another question is about the best way for world-wide implementation of advanced...
We present technology scaling effects on the ESD performance of silicide-blocked PMOSFET devices. Stress elements and their effects are characterized using TLP and analyzed with the help of TCAD. Stress liners show no significant effect on ESD performance, whereas the source/drain eSiGe reduces on-resistance by up to 20% and failure current by up to 14%.
Podaj zakres dat dla filtrowania wyświetlonych wyników. Możesz podać datę początkową, końcową lub obie daty. Daty możesz wpisać ręcznie lub wybrać za pomocą kalendarza.