Serwis Infona wykorzystuje pliki cookies (ciasteczka). Są to wartości tekstowe, zapamiętywane przez przeglądarkę na urządzeniu użytkownika. Nasz serwis ma dostęp do tych wartości oraz wykorzystuje je do zapamiętania danych dotyczących użytkownika, takich jak np. ustawienia (typu widok ekranu, wybór języka interfejsu), zapamiętanie zalogowania. Korzystanie z serwisu Infona oznacza zgodę na zapis informacji i ich wykorzystanie dla celów korzytania z serwisu. Więcej informacji można znaleźć w Polityce prywatności oraz Regulaminie serwisu. Zamknięcie tego okienka potwierdza zapoznanie się z informacją o plikach cookies, akceptację polityki prywatności i regulaminu oraz sposobu wykorzystywania plików cookies w serwisie. Możesz zmienić ustawienia obsługi cookies w swojej przeglądarce.
We investigated a chip-package-PCB co-simulation method for power integrity design at the early design stage. Due to the number of design parameters that need to be surveyed to optimize power integrity at this stage, the method requires fast power integrity analysis and a convenient way to revise design parameters. By applying a PEEC method with different mesh sizes for each component and reducing...
This report proposes low power supply noise interposers with two types of structures based on embedding technologies. These structures reduce (i) self-noise and (ii) transfer-noise. We designed and developed these two structures and evaluated them experimentally. Using small chip components (0402) permitted interposer heights of less than 0.6 mm. The measurement results indicate the following: (i)...
This paper discusses accurate PCB modeling methods for 10 Gbps differential signal traces. We added two approaches to the conventional modeling method: (1) We simulated the glass cloth and epoxy distribution in the PCB dielectric to simulate common/differential mode conversion noise (SCD21). (2) We applied a frequency-dependent dielectric constant to the electromagnetic analysis model based on a Djordjevic-Sarkar...
The world's first CMOS "gearbox LSI" based on 65-nm CMOS technology-namely, a 2-W 100-gigabit-Ethernet gearbox LSI combining a 10:4 multiplexer and a 4:10 demultiplexer-was developed. Its power consumption is 75% lower than that of a conventional SiGe-based gearbox LSI. The power consumption of its 12.5-Gb/s interface is 0.98 mW/(Gb/s), while that of its 25- Gb/s interface is 14 mW/(Gb/s).
The first CMOS “gearbox LSI” based on 65-nm CMOS technology—namely, a 2-W 100-Gigabit-Ethernet gearbox LSI combining a 10:4 multiplexer and a 4:10 demultiplexer—was developed. Its power dissipation is 75% lower than that of a conventional SiGe-based gearbox LSI. To develop this low-power gearbox LSI, the power dissipation of its 25-Gb/s interface is decreased to 14 mW/Gb/s by three circuit schemes:...
Podaj zakres dat dla filtrowania wyświetlonych wyników. Możesz podać datę początkową, końcową lub obie daty. Daty możesz wpisać ręcznie lub wybrać za pomocą kalendarza.