Serwis Infona wykorzystuje pliki cookies (ciasteczka). Są to wartości tekstowe, zapamiętywane przez przeglądarkę na urządzeniu użytkownika. Nasz serwis ma dostęp do tych wartości oraz wykorzystuje je do zapamiętania danych dotyczących użytkownika, takich jak np. ustawienia (typu widok ekranu, wybór języka interfejsu), zapamiętanie zalogowania. Korzystanie z serwisu Infona oznacza zgodę na zapis informacji i ich wykorzystanie dla celów korzytania z serwisu. Więcej informacji można znaleźć w Polityce prywatności oraz Regulaminie serwisu. Zamknięcie tego okienka potwierdza zapoznanie się z informacją o plikach cookies, akceptację polityki prywatności i regulaminu oraz sposobu wykorzystywania plików cookies w serwisie. Możesz zmienić ustawienia obsługi cookies w swojej przeglądarce.
The multi-core technique will play an important role in high density computing, therefore, it is significant to design MPSoC with handy intellectual property core. This paper gives the design of the 4-core multi-processor system on chip (MPSoC) based on hierarchy AHB bus architecture in RTL, and the testing results indicate that the speed increases along with the increasing dimension of the multiplication...
A configurable SoC platform based on LEON3 microprocessor and Linux operation system (SnapGear) is presented in this paper. A novel method is proposed, which adds a new peripheral (SPI) to the SoC and designs a device driver according to Linux device model. In this way, customers can add hardware to LEON SoC and enhance the system functions by using device driver easily, which are proved by the testing...
An SoC framework is presented, comprising of a plug-and-play infrastructure where the system communication is abstracted from the processing elements. A software scheduler is used with a hardware modelling environment for latency analysis. Using the framework, an LTE uplink data channel (PUSCH) receiver design is shown to meet the stringent latency targets.
In deep sub-micron technologies post-layout tuning analysis has become the most critical phase in the verification of large system-on-chip (SoC) designs with several power-hungry blocks. An increasingly important factor that can introduce a severe performance loss is the power supply noise. As technology advances into the nanometer regime, the operating frequencies increase, and clock gating has emerged...
Podaj zakres dat dla filtrowania wyświetlonych wyników. Możesz podać datę początkową, końcową lub obie daty. Daty możesz wpisać ręcznie lub wybrać za pomocą kalendarza.