Serwis Infona wykorzystuje pliki cookies (ciasteczka). Są to wartości tekstowe, zapamiętywane przez przeglądarkę na urządzeniu użytkownika. Nasz serwis ma dostęp do tych wartości oraz wykorzystuje je do zapamiętania danych dotyczących użytkownika, takich jak np. ustawienia (typu widok ekranu, wybór języka interfejsu), zapamiętanie zalogowania. Korzystanie z serwisu Infona oznacza zgodę na zapis informacji i ich wykorzystanie dla celów korzytania z serwisu. Więcej informacji można znaleźć w Polityce prywatności oraz Regulaminie serwisu. Zamknięcie tego okienka potwierdza zapoznanie się z informacją o plikach cookies, akceptację polityki prywatności i regulaminu oraz sposobu wykorzystywania plików cookies w serwisie. Możesz zmienić ustawienia obsługi cookies w swojej przeglądarce.
In high-speed nanometre VLSI technology, the on-chip interconnect delay plays an important role and is dominant compared to the gate delay. Hence, an accurate estimation of the on-chip interconnect delay dictates both performance and physical design optimization for high speed CMOS VLSI circuits. The interconnect is modelled as distributed segments which ensures the system order to be in millions...
On-chip inductive effects are becoming predominant in deep submicron interconnects due to increasing clock speed, circuit complexity and an increase in interconnect length. In this paper, a novel closed form delay metric has been proposed for the on-chip VLSI RLC interconnect. The model has also been extended for the case when the time of flight of the input signal is comparable. It is started with...
As the size of transistor is decreasing, more number of functionalities are integrated onto a single chip, so the interconnect length is ever increasing. Signal rise time is decreasing as compared to the time of flight. Hence, the interconnect can no longer be modelled as RC tree, rather it must be modelled as a transmission line by taking the inductance into account. With the increase in frequency,...
With the increase in the levels of on-chip integration, the number of functional units integrated onto a single chip is rapidly increasing and as a result, the logic delays are decreasing due to faster transistors. At the same time, the local interconnect delays improve because the physical size of the circuit blocks decrease and the local interconnect spans shorter distances. On the other hand, the...
In this paper, simple explicit delay and rise time expressions for uniformly distributed RC on-chip interconnect line are derived based on Elmore's approximations. Here, an n-cell RC ladder network with capacitive load is used. Transfer function for the n-cell RC ladder network is obtained by using the transmission line parameter matrix for each cell. In order to deduce the transfer function, the...
Podaj zakres dat dla filtrowania wyświetlonych wyników. Możesz podać datę początkową, końcową lub obie daty. Daty możesz wpisać ręcznie lub wybrać za pomocą kalendarza.