Tools zur Fehlerinjektion können speziell im Kontext von sicherheitskritischen Applikationen hilfreich sein, um etwa Mechanismen zur Fehlererkennung und -vermeidung zu testen oder das Verhalten einer Applikation im Fehlerfall zu überprüfen. Diese Arbeit beschreibt ein derartiges Werkzeug, das es erlaubt, ein FPGA-Design mit Zusatzlogik zur Fehlerinjektion im Zuge der Implementierungsphase auf Netzlisten-Ebene zu instrumentieren und danach zur Laufzeit Fehler am FPGA einzustreuen. Das vorgestellte Tool fügt sich in einen industriellen FPGA Tool Flow ein, unterstützt Devices verschiedener FPGA-Hersteller und kann durch entsprechende Konfiguration an die verfügbaren FPGA-Ressourcen angepasst werden. Die Arbeit geht auf Unterschiede zu existierenden Lösungen ein, die auf HDL- oder Netzlisten-Ebene, aber auch direkt im FPGA-Konfigurations-Bitstream Fehler injizieren. Schlussendlich werden einige Implementierungsergebnisse präsentiert, welche die Sinnhaftigkeit des vorgestellten Ansatzes belegen.